eda時鐘設(shè)計 eda數(shù)字鐘設(shè)計實驗總結(jié)(4篇)

總結(jié)是把一定階段內(nèi)的有關(guān)情況分析研究，做出有指導性的經(jīng)驗方法以及結(jié)論的書面材料，它可以使我們更有效率，不妨坐下來好好寫寫總結(jié)吧?？偨Y(jié)書寫有哪些要求呢？我們怎樣才能寫好一篇總結(jié)呢？下面是小編帶來的優(yōu)秀總結(jié)范文，希望大家能夠喜歡!

eda時鐘設(shè)計eda數(shù)字鐘設(shè)計實驗總結(jié)篇一

物理與電子工程學院 電子信息科學與技術(shù)專業(yè) 2011級 董思林

指導教師 何傳紅

摘 要：隨著數(shù)字電子技術(shù)的發(fā)展，頻率測量成為一項越來越普遍的工作，因此測頻計常受到人們的青睞。eda技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件語言為系統(tǒng)邏輯描述的主要方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，其設(shè)計的靈活性使得eda技術(shù).快速發(fā)展和廣泛應(yīng)用。

關(guān)鍵詞：可編程邏輯器件；計數(shù)；分頻；脈沖；掃描 引言

第 1 頁（共 7 頁）設(shè)計領(lǐng)域受到了廣泛的接受。

2.1 基本原理

數(shù)字頻率計的主要功能是測量周期信號的頻率。頻率是單位時間（1秒）內(nèi)信號發(fā)生周期變化的次數(shù)。在給定的1秒時間內(nèi)對信號波形計數(shù)，并將所計數(shù)值顯示出來，就能讀取被測信號的頻率。數(shù)字頻率計首先必須獲得相對穩(wěn)定與準確的時間，然后通過計數(shù)器計算這一段時間間隔內(nèi)的方波脈沖個數(shù)并顯示出來。這就是數(shù)字頻率計的基本原理。

2.2 系統(tǒng)框圖

圖2.2 系統(tǒng)框圖

第 2 頁（共 7 頁）整體功能介紹

3.1 計數(shù)器設(shè)計

頻率計的核心元件之一是含有時鐘使能及進位擴展輸出的十進制計數(shù)器。為此，這里用一個雙十進制計數(shù)器器件74390和其他一些輔助元件來完成。電路框圖如圖3.1所示。

圖3.1 含有時鐘使能的2位十進制計數(shù)器

圖中，74390連接成兩個獨立的十進制計數(shù)器，待測頻率信號clk通過一個與門進入74390的計數(shù)器“1”端的時鐘輸入端1clka。與門的另一端由計數(shù)使能信號enb控制：當enb=1時允許計數(shù)；enb=0時禁止計數(shù)。計數(shù)器1的4位輸出q[3]、q[2]、q[1] 和q[0] 并成總線表達方式，即q[3..0]，由圖左下角的output輸出端口向外輸出計數(shù)值。同時由一個4輸入與門和兩個反相器構(gòu)成進位信號，進位信號進入第二個計數(shù)器的時鐘輸入端2clka。第二個計數(shù)器的4位計數(shù)輸出是q[7]、q[6]、q[5] 和q[4]，總線輸出信號是q[7..4].這兩個計數(shù)器的總得進位信號，可由一個6輸入與門和兩個反相器產(chǎn)生，由cout輸出。clr是計數(shù)器的清零信號。對圖3.1所示電路進行仿真，其波形圖如下圖3.1.1所示。

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圖3.1.1 仿真波形圖

3.2 時序控制電路設(shè)計

欲使電路能自動測頻，還需增加一個測頻時序控制電路，如圖3.2所示。該電路由三部分組成：4位二進制計數(shù)器7493、4-16譯碼器74154和兩個由雙與非門構(gòu)成的rs觸發(fā)器。

圖3.2 測頻時序控制電路

output divclk;

reg divclk;

reg [div_width-1:0]counter;

parameter div_num = 500000;

parameter div_width = 19;

//時鐘偶數(shù)分頻模塊

//定義輸入時鐘 //定義輸出時鐘 //定義寄存器

//定義計數(shù)寄存器 //參數(shù)，定義分頻參數(shù)

//參數(shù)，定義分頻參數(shù)占用的位寬

第 4 頁（共 7 頁）always @(posedge clk)

//分頻過程

begin

begin

counter = 0;

divclk = ~divclk;

end

else

第 5 頁（共 7 頁）為1秒，從而可使數(shù)碼管直接顯示f_in的頻率值了；下面一個分頻模塊把1024hz分頻到約51hz作為被測頻率f_in輸入到十進制計數(shù)器。

通過這次eda課程設(shè)計，我對課堂上所學到的理論知識的理解加深了許多，自己動腦、動手設(shè)計的能力也得到了較大提高。在這次課程設(shè)計的過程中，我對 vhdl 語言有了更深的認識。通過查閱相關(guān)資料和動手設(shè)計我發(fā)現(xiàn)我以前對 vhdl 語言的認識太過膚淺，認為 vhdl 語言只能用于設(shè)計小型的電路系統(tǒng)。但有了更深刻的認識之后我發(fā)現(xiàn)學好 vhdl 語言可以設(shè)計出大規(guī)模的、功能復雜的電路系統(tǒng)。以前之所以會有錯誤的認識是因為自己對 vhdl 語言的了解和掌握還不夠?，F(xiàn)在仔細想想，這次課程設(shè)計使得我對 vhdl 語言的理解與應(yīng)用能力得到了較大的提升，也讓我認識到只要深入學習，提升的空間永遠是存在的。在設(shè)計的過程中我遇到了一些問題，通過查閱書本我發(fā)現(xiàn)了產(chǎn)生錯誤的原因并解決了問題完成了設(shè)計。經(jīng)過反思我發(fā)現(xiàn)較大一部分錯誤是因為操作的不熟練造成的，這也讓我明白了要保持設(shè)計的高效率必須經(jīng)常練習。另一方面我第 6 頁（共 7 頁）也發(fā)現(xiàn)了動手實踐的重要性。動手實踐是理論知識得以靈活運用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計工作的技術(shù)保證。只有遇到實際問題并根據(jù)自己對課堂上獲得的專業(yè)知識的理解來解決才能真正的提高自己的能力。這也提醒我在平時的學習生活中不能一味埋頭于課本知識，當今社會競爭越來越激烈，社會對人才的要求越來越全面，只有理論知識是遠遠不夠的，必須靠實踐作支撐。雖然此次設(shè)計完成了，但是我意識到，我對fpga 技術(shù)僅僅只是停留在入門的階段，想要有更大的發(fā)展，更深入的研究，還需要更多的努力與實踐。因此在學習之余我們應(yīng)該積極參加各種與專業(yè)知識有關(guān)的實踐活動和競賽，鞏固所學的理論知識，多注重培養(yǎng)實際動手能力和專業(yè)技術(shù)能力，這樣才能在以后的工作崗位上有所作為。

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eda時鐘設(shè)計eda數(shù)字鐘設(shè)計實驗總結(jié)篇二

多 功 能 數(shù) 字 時 鐘

專業(yè)：11級應(yīng)用電子技術(shù) 班級：二班

學號：110372021307 姓名：賀成林 指導老師：祝宏

日期：2012年6月29日

一、實驗?zāi)康?/p>

1、課程設(shè)計是一實踐教學環(huán)節(jié)，是針對《數(shù)字電子技術(shù)》課程的要求，結(jié)合實踐對學生進行綜合設(shè)計性訓練，在自學和實踐訓練中培養(yǎng)學生理論聯(lián)系實踐和實踐動手能力，獨立地解決實際問題能力。

2、通過課程設(shè)計是使學生熟悉和了解可編程專用數(shù)字邏輯電路的設(shè)計、開發(fā)流程，熟悉和了解現(xiàn)代eda設(shè)計工具，掌握數(shù)字電子系統(tǒng)層次化的設(shè)計方法。

已知條件：max+plus軟件

基本功能：

1、以數(shù)字形式顯示時、分、秒的時間；

2、小時計數(shù)器為24進制；

3、分秒計數(shù)器為60進制。

2、熟悉和了解現(xiàn)代eda設(shè)計、編程、編譯、仿真及下載技術(shù)的全過程。

三、eda 技術(shù)介紹

1、eda 技術(shù)概況

eda 是電子設(shè)計自動化（electronic design automation）的縮寫，在 20 世 紀 90 年代初從計算機輔助設(shè)計（cad）、計算機輔助制造（cam）、計算機輔助測試（cat）和計算機輔助工程（cae）的概念發(fā)展而來的。eda 技術(shù)就是以計算機為工 具，設(shè)計者在 eda 軟件平臺上，用硬件描述語言 hdl 完成設(shè)計文件，然后由計算機 自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特 定目標芯片的適配編譯、邏輯映射和編程下載等工作。eda 技術(shù)的出現(xiàn)，極大地提 高了電路設(shè)計的效率和可*性，減輕了設(shè)計者的勞動強度。

2、altera quartus ii 軟件介紹

quartus ii 是 altera 公司的綜合性 pld 開發(fā)軟件，支持原理圖、vhdl、veriloghdl 以及 ahdl（altera hardware description language）等多種 設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件 配置的完整 pld 設(shè)計流程。

四、關(guān)鍵詞

數(shù)字計數(shù)器、動態(tài)顯示、快速校分、整點報時、時段控制。

五、實驗步驟

1、秒計數(shù)器是60進制的。當下面的74161到9時等下一個脈沖來是向上面的74161計數(shù)，到5時將兩個74161共同預(yù)置。從而實現(xiàn)00—59秒的計數(shù)功能。

電路圖如下：

進行編譯及波形仿真，如下圖： 將上述文件保存并打包，如圖：

2、分計數(shù)器是60進制的。功能如秒計數(shù)器。其電路圖如下：

波形圖仿真及打包圖如下:

3、小時計數(shù)器是24進制的。當下面的74161到9時等下一個脈沖來是向上面的74161計數(shù)。但是等到上面的記到2時下面的將不能超過4，所以等上面的記到2，下面的記到4時就將兩個74161共同預(yù)置。從而實現(xiàn)00—24秒的計數(shù)功能。

原理圖如下：

仿真的波形圖及打包的文件圖如下：

4、校時。校時是通過加快時分的計數(shù)速度來快速校準時間的。實際上我們把秒脈沖cps加到分計數(shù)和時計數(shù)上，是他們加快計數(shù)速度。所以其中我們需要通過開關(guān)來選擇。

原理圖及打包圖如下：

5、時段控制：時段控制是通過7485集成電路的數(shù)據(jù)比較來控制的。

原理圖及打包圖如下：

6、整點報時：整點報時是通過整點時的二進制數(shù)據(jù)規(guī)律來報時的。

原理圖及打包圖如下：

7、將時分秒打包文件連成多功能數(shù)字電路圖如下：

8、多功能數(shù)字鐘硬件測試原理圖如下：

9、部分制作過程圖，如下：

六、實驗工具

裝有quartusⅱ軟件的電腦，eda開發(fā)板，相關(guān)eda設(shè)計方面的書籍。

七、設(shè)計中遇到問題及解決方法

1、實驗后期的引腳分配及下載方法不當，實驗所用電腦沒有

2、下載驗證過程中時段控制部分有錯誤，原代碼在軟件上仿真沒有錯誤，但是下載到實驗板驗證時，出現(xiàn)錯誤。解決方法：通過去請教同學及查閱相關(guān)資料得到解決。

八、特點和實用性

利用 quartusii 軟件，結(jié)合所學的數(shù)字電路的知識設(shè)計一個 24 時多功能數(shù) 字鐘，具有正常分、秒計時，動態(tài)顯示、快速校分、整點報時、時段控制的功能。分析整個電路的工作原理，分別說明各子模塊的設(shè)計原理和調(diào)試、仿真、編 程下載的過程，并對最終結(jié)果進行總結(jié)，最后提出在實驗過程中出現(xiàn)的問題和解 決的方案。通過實驗掌握一些邏輯組合器件的基本功能和用法，同時體會利用軟件設(shè)計 電路的方便快捷，避免硬件布線的繁瑣，提高效率。

九、心得體會

1、設(shè)計必須要有整體概念，提前熟悉軟件。剛開始時沒頭緒，不知道該怎 樣分塊，進度很慢，加上對軟件不是很熟悉，比如：封裝要注意哪些，哪些不能 運行，哪些是不正確的操作等等，走了很多冤枉路。

2、設(shè)計的模塊要分塊調(diào)試，免得等所有都完工了再調(diào)試出錯，那樣的話很 難確定是什么出錯，更加沒頭緒。有必要的話做一部分后就送到平臺上調(diào)試，這 樣會大大減少出錯率。

3、沒有硬件軟件化的概念，開始設(shè)計時沒有總體的規(guī)劃，不知道什么是可行 的，什么是封裝，怎樣使搭配組合最優(yōu)化。

十、參閱教材及文獻

1、蔣立平編著《數(shù)字電路》.南京理工大學翻印；

5、《電子線路實驗設(shè)計與仿真講義》。

eda時鐘設(shè)計eda數(shù)字鐘設(shè)計實驗總結(jié)篇三

摘要

數(shù)字鐘是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的鐘表。本設(shè)計主要是實現(xiàn)數(shù)字鐘的功能，程序用vhdl語言編寫，整體采用top-to-down設(shè)計思路，具有基本的顯示年月日時分秒和星期的功能，此外還有整點報時功能。該數(shù)字鐘的實現(xiàn)程序分為頂層模塊、年月模塊、日模塊、時分秒定時模塊、數(shù)碼管顯示模塊、分頻模塊、星期模塊，此外還有一個庫。該程序主要是用了元件例化的方法，此外還有進程等重要語句。

沒有脈沖時，顯示時分秒，set按鈕產(chǎn)生第一個脈沖時，顯示年月日，第2個脈沖到來時可預(yù)置年份，第3個脈沖到來時可預(yù)置月份，依次第4、5、6、7、8個脈沖到來時分別可預(yù)置日期、時、分、秒、星期，第 9個脈沖到來時設(shè)置星期后預(yù)置結(jié)束，正常工作，顯示的是時分秒和星期。調(diào)整設(shè)置通過up來控制，up為高電平，upclk有脈沖到達時，預(yù)置位加1，否則減1。當整點到達時，報時器會鳴響，然后手動按鍵停止報時。

關(guān)鍵詞：數(shù)字鐘，vhdl，元件例化，數(shù)碼管

1、課程設(shè)計目的

掌握利用可編程邏輯器件和eda設(shè)計工具進行電子系統(tǒng)設(shè)計的方法

2、課程設(shè)計內(nèi)容及要求

設(shè)計實現(xiàn)一個具有帶預(yù)置數(shù)的數(shù)字鐘，具有顯示年月日時分秒的功能。用6個數(shù)碼管顯示時分秒，set按鈕產(chǎn)生第一個脈沖時，顯示切換年月日，第2個脈沖到來時可預(yù)置年份，第3個脈沖到來時可預(yù)置月份，依次第4、5、6、7個脈沖到來時分別可預(yù)置日期、時、分、秒，第 8個脈沖到來后預(yù)置結(jié)束，正常工作，顯示的是時分秒。up為高電平時，upclk有脈沖到達時，預(yù)置位加1.否則減1，還可以在此基礎(chǔ)上增加其它功能。

3、vhdl程序設(shè)計

3.1整體設(shè)計思路

圖3-1-1 整體結(jié)構(gòu)圖

圖3-1-2 頂層模塊引腳圖

3.2各模塊設(shè)計思路

3.2.1 普通計數(shù)器（時、分、秒、月、年計數(shù)器）設(shè)計

時鐘模塊通過調(diào)用程序包的時分秒加減過程語句實現(xiàn)兩個六十進制，一個二十四進制，秒的進位信號作為分的計數(shù)時鐘信號，分的進位信號作為時的時鐘信號。時的進位信號通過管腳映射到日期模塊的計數(shù)時鐘信號。

定時功能在時分秒模塊中，是由分計數(shù)器在到達59時產(chǎn)生一個脈沖，讓speaker產(chǎn)生高電位鳴響。

年月模塊主要實現(xiàn)月份的十二進制計數(shù)器，和100進制的年份計數(shù)器。月份的計數(shù)信號由日期模塊的進位信號傳遞過來，年份的時鐘信號由月份的進位信號產(chǎn)生。

不同月中的天的數(shù)量是不同的，例如“大月”就有31“天”，“小月”有30“天”，平年“二月”有28“天”，而閏年“二月”有29“天”。所以天計數(shù)器應(yīng)該具備進制可變的性能。日期模塊主要分為三個部分，預(yù)置日期加，預(yù)置日期減和產(chǎn)生進位信號，使月份增加。平閏年的判斷是通過年月模塊傳輸過來年份信號（兩個4位的bcd碼），如果高位的信號為“xxx0”且低位的信號為“xx00”（如20，84等），或高位為“xxx1”且低位為“xx10”（如32等）則判斷為閏年。這種方法的包含了一百年中的所有閏年的情況。然后判斷大月小月可以判斷月份來確定30進制還是31進制。進位信號也是分為大月、小月、平年閏年來確定是否產(chǎn)生。

圖3-2-3 日模塊引腳圖

3.2.3 led顯示模塊

通過七進制計數(shù)器實現(xiàn)，同時帶有預(yù)置的功能，不能同年月調(diào)整聯(lián)動，但是能單獨調(diào)整。

圖3-2-4 星期模塊引腳圖

4、仿真與分析

4.1 日模塊

4.2 年月模塊

4.3 時分秒定時模塊

lock為0時，顯示時分秒，lock為5時，預(yù)置時，lock為6時，預(yù)置分，lock為7時，預(yù)置秒。當分到達59時，整點報時器響，speaker高電位，隨著手動清零，恢復原位。

4.4 星期模塊

初值設(shè)為星期1，仿真中顯示為：1、2、3、4、5、6、7、1、?

4.5 分頻模塊

4.6 頂層設(shè)計模塊

本次課程設(shè)計歷時兩天半，經(jīng)過自己不斷的努力完成了數(shù)字鐘的設(shè)計，程序代碼的編寫調(diào)試及仿真。以前只是看書或者編一些很小的程序用來仿真，覺得沒怎么難，但當進行此次課程設(shè)計真正處理一個較大程序時，問題便都顯現(xiàn)出來。雖然在這個過程中遇到了很多的問題，但是最終都得到了很好的解決。

模塊能夠使用。在一開始加星期模塊時，沒怎么考慮，可是當加進去后才發(fā)現(xiàn)，星期模塊不能與其他模塊很好的相連，不能很好的做到與“日模塊”相合，后來雖有改動，但最終沒能改成功。在加定時器功能時，一開始單獨為定時器列了一個模塊，所寫的程序也很復雜，錯誤百出，最后程序改好后，仿真卻出不來。后來經(jīng)過同學的提點，就把程序改簡單了，單純的來個脈沖就出現(xiàn)高電平，但后來仿真發(fā)現(xiàn)高電平一直在高位，沒法給脈沖，最后沒辦法便手動脈沖。與頂層模塊連接后，又發(fā)現(xiàn)分滿59的脈沖沒給，因為我的時分秒全都放在了一起，只能將定時模塊挪到時分秒模塊中，這樣反而使得整個工程簡單了一些。

在各個模塊都能仿真成功后，頂層模塊的程序與仿真卻出現(xiàn)了很多問題。首先是頂層模塊程序有很多警告，例如“second_waver”沒有用到之類的，后來在改動的過程中，便把內(nèi)變量換為了外變量，但是有些原來的警告沒有了，但是新的警告又出現(xiàn)了，原本能夠連好的u3與u4 模塊均不能正常連接，后來與同學自習查找，才終于將錯誤找出，由于粗心大意誤動了一些元件例化時的變量，使得時間拜拜浪費。最后在仿真的時候，仿真結(jié)果出不來，經(jīng)過與同學商量在每個程序中都給年月日等變量均付了初值，才讓仿真出來。

此次課程設(shè)計雖然只有短短的兩天半的時間，但是經(jīng)過前期的查找資料，后來的實驗室實際操作，再到現(xiàn)在的報告總結(jié)，我收獲了很多。其實完成一個設(shè)計，編程只是很小的一部分，最主要的在于查找資料以及調(diào)試程序，此次設(shè)計我在查找資料方面做的不是很充分，以至于設(shè)計的面很小，而且在遇到問題后不能很快的找出，以后一定要做好準備工作。此次課程設(shè)計中遇到的問題看似不大，但都是很好的問題，對我以后的設(shè)計有很大的幫助，一定會牢牢記住。

最后，此次課程設(shè)計的完成很大程度上取決于老師和同學對我的指導與幫助，這更能說明，一個較大設(shè)計的完成及實現(xiàn)，不是僅限于自身，我們要學會與別人交流溝通，才能做到更好。

6、參考文獻

[4] [5]

eda時鐘設(shè)計eda數(shù)字鐘設(shè)計實驗總結(jié)篇四

1、密碼鎖輸入電路keyb 中對各種分頻信號/信號序列的設(shè)計有獨到之處。該設(shè)計中，利用一個自由計數(shù)器來產(chǎn)生各種需要的頻率，也就是先建立一個n位計數(shù)器，n的大小根據(jù)電路的需求來決定。n的值越大，電路可以除頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時鐘信號。若輸入時鐘為clk，n位計數(shù)器的輸出為q[n-1，0]，則q(0)為clk的2分頻脈沖信號，q(1)為clk的.4分頻脈沖信號，q(2)為clk的6分頻脈沖信號，……q(n-1)為clk的2n分頻脈沖信號;q(5 downt04)取得的是一個脈沖波形序列，其值是依00、01、10、11、00、01周期性變化的，其變化頻率為clk的25分頻，也就是32分頻。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號或信號序列。

2、在實際系統(tǒng)的開發(fā)中有較好的參考價值。

3、密碼鎖控制電路ctrl，vhd中對于數(shù)據(jù)的更新及移位方法比較好。程序中使用語句“acc =acc(11 downt0 0)&data_n”非常簡潔地同時實現(xiàn)了acc中的低4位用data_n進行更新，而高12位用acc中的原來的低12位左移而來的處理。

4、在密碼鎖輸入電路等模塊的程序的設(shè)計和仿真中，為了便于觀察一些中間結(jié)果，在程序中增加了一些觀測輸出點。這一設(shè)計技巧，對于較大的程序或多進程程序的設(shè)計非常重要。同時在仿真時，為了便于觀測全局結(jié)果，降低了分頻常數(shù)。同理，在進行程序仿真時，對于程序中數(shù)目較大的分頻/計數(shù)/計時常數(shù)的修改是非常必要的。